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DDPP 第五章学习笔记

Sat, 29 Apr 2023 16:24:36 GMT

DDPP5 第五章 “Verilog Hardware Description Language” 的学习笔记。

也就是初学 (System)Verilog 的笔记。

本来想寒假学，结果还是拖到了数字逻辑实验开始用 FPGA，只不过手上有模块了再来学也挺好的。

虽然从创建到发布拖了很久，但其实大部分内容都是新建文件后一周内写的，只是后来感觉学的东西已经差不多能应付上课了，就一直咕着没把最后一点学完 & 写完（

neovim 配置

用的是老师推荐的 Vivado 2019.2 WebPack，而它自带的文本编辑器多少有点拉胯，所以研究了一下配 neovim。

最后选择的是 veridian + 通过 null-ls 使用 Vivado 的 xvlog。一开始我还看 veridian 没在维护而且 star 少（~~但它好歹最后更新是在 2021，Vivado 还在用 2019~~），先试了另外几个，后来发现，不说别的，只有 veridian 支持 hover。同时使用 xvlog 是觉得还是 Vivado 自带的 lint 比较靠谱。

veridian 就是用 lspconfig，记得同时装 verible 才能使用某些 feature（在 lspconfig 里只需启用 veridian）。可以把 root_dir 设为 util.root_pattern('*.xpr', '.git') 来检测 Vivado 项目的根目录。

null-ls 的配置如下，因为 xvlog 实际上是一个不能禁用文件输出的 simulator，采取了一些措施来防止它到处倒垃圾。

local null_ls = require "null-ls"
local utils = require "null-ls.utils"
local helpers = require "null-ls.helpers"

local xvlog_sv = {
  name = "xvlog",
  method = null_ls.methods.DIAGNOSTICS,
  filetypes = { "systemverilog" },
  generator = null_ls.generator {
    command = "bwrap", -- only permit writing in /tmp
    args = {
      "--ro-bind", "/", "/",
      "--bind", "/tmp/xvlog", "/tmp/xvlog",
      "--dev", "/dev",
      "/home/ouuan/Xilinx/Vivado/2019.2/bin/xvlog",
      "--sv", "$FILENAME",
    },
    cwd = function(params)
      -- output in /tmp
      local dir = '/tmp/xvlog/' .. params.bufnr
      vim.fn.mkdir(dir, 'p')
      return dir
    end,
    to_temp_file = true,
    format = "line",
    check_exit_code = { 0, 1 },
    on_output = helpers.diagnostics.from_patterns {
      {
        pattern = '(.+): %[.+%] (.+) %[.+:(%d+)%]',
        groups = { "severity", "message", "row" },
        overrides = {
          severities = {
            ["ERROR"] = 1,
            ["WARNING"] = 2,
            ["INFO"] = 3,
          },
        },
      },
    },
  },
}

null_ls.setup {
  sources = {
    xvlog_sv,
  },
  root_dir = utils.root_pattern("*.xpr", ".git")
}

local null_ls = require "null-ls"
local utils = require "null-ls.utils"
local helpers = require "null-ls.helpers"

local xvlog_sv = {
  name = "xvlog",
  method = null_ls.methods.DIAGNOSTICS,
  filetypes = { "systemverilog" },
  generator = null_ls.generator {
    command = "bwrap", -- only permit writing in /tmp
    args = {
      "--ro-bind", "/", "/",
      "--bind", "/tmp/xvlog", "/tmp/xvlog",
      "--dev", "/dev",
      "/home/ouuan/Xilinx/Vivado/2019.2/bin/xvlog",
      "--sv", "$FILENAME",
    },
    cwd = function(params)
      -- output in /tmp
      local dir = '/tmp/xvlog/' .. params.bufnr
      vim.fn.mkdir(dir, 'p')
      return dir
    end,
    to_temp_file = true,
    format = "line",
    check_exit_code = { 0, 1 },
    on_output = helpers.diagnostics.from_patterns {
      {
        pattern = '(.+): %[.+%] (.+) %[.+:(%d+)%]',
        groups = { "severity", "message", "row" },
        overrides = {
          severities = {
            ["ERROR"] = 1,
            ["WARNING"] = 2,
            ["INFO"] = 3,
          },
        },
      },
    },
  },
}

null_ls.setup {
  sources = {
    xvlog_sv,
  },
  root_dir = utils.root_pattern("*.xpr", ".git")
}

另外可以用 vim-xdc-syntax 添加管脚约束文件的高亮。

Vivado 的 custom text editor 使用下面的脚本。是针对 i3 配的，给 konsole 设了 name 参数，i3 设成 assign [instance="konsole"]（instance 而非 class）就可以不把这个 konsole 挪到其他 konsole 所在的 workspace，并且可以在打开新文件时 focus 过去。

#!/bin/bash

# vivado-nvim.sh "[file name]" [line number]

set -euo pipefail

unset LD_LIBRARY_PATH

NVIM_LISTEN_ADDRESS=/tmp/vivado-nvim.pipe

if [[ ! -e $NVIM_LISTEN_ADDRESS ]]; then
    exec konsole --name "vivado-nvim" -e nvim --listen $NVIM_LISTEN_ADDRESS "$1" "+$2"
else
    nvim --server $NVIM_LISTEN_ADDRESS --remote "$1"
    nvim --server $NVIM_LISTEN_ADDRESS --remote-send ":$2"
    i3-msg '[instance="vivado-nvim"] focus'
fi

#!/bin/bash

# vivado-nvim.sh "[file name]" [line number]

set -euo pipefail

unset LD_LIBRARY_PATH

NVIM_LISTEN_ADDRESS=/tmp/vivado-nvim.pipe

if [[ ! -e $NVIM_LISTEN_ADDRESS ]]; then
    exec konsole --name "vivado-nvim" -e nvim --listen $NVIM_LISTEN_ADDRESS "$1" "+$2"
else
    nvim --server $NVIM_LISTEN_ADDRESS --remote "$1"
    nvim --server $NVIM_LISTEN_ADDRESS --remote-send ":$2"
    i3-msg '[instance="vivado-nvim"] focus'
fi

基础语法

module

Verilog 以 module 为基本单位（和前端的 component 有点类似）。

例子：

module inhibit (
    input  in,
    input  invin,
    output out
);
  assign out = in & ~invin;
endmodule

module inhibit (
    input  in,
    input  invin,
    output out
);
  assign out = in & ~invin;
endmodule

convention 是每个文件只写一个 module。

signal (net & variable)

一个 1-bit 的 signal 有四种取值：0、1、x（未知）、z（高阻抗）。

位运算：&、|、~、^、~^/^~。

signal 有两大类：net 和 variable：

net 表示线路，一般是 wire，还可以是 supply0、supply1 等（我用 supply1 的时候出现了神秘的问题，没细究，反正用恒为 1 的 logic 也差不多）。
variable 用于 procedural statement 中，不一定对应到物理上的线路，可以是 reg 或者 integer。其中 reg 就是变量的意思（名字取得不太好），表示单个 bit 或者 vector，与基于 flip-flop 的寄存器无关。integer 是有符号整型，一般不用来存储数据或信号，而是用于 for 循环之类的地方。

input 只能是 net，而 output 可以是 net 或 reg。不写 wire / reg 时默认是 wire。

在 SystemVerilog 中推荐用 logic 来代替 reg。

数字字面量 & parameter

直接写十进制数会得到一个 signed number。

可以指定位数和进制：1'b0 是 1 bit 的 0，4'ha 是 4 bit 的 10（十六进制的 A），8'b01x0z1x1 的一些 bit 是未知 / 高阻抗。如果后面写的值的位数超过前面指定的位数，高位会被扔掉，如果少了则会高位补零（或者补 x 或 z，如果最高位是 x 或 z）。这样得到的会是一个 unsigned vector，可以加上 s 得到 signed vector：4'sb1101。

parameter 用来设置带默认值的参数：parameter SIZE = 32, MSB = SIZE - 1, LSB = 0，parameter ESC = 7'h1b。 parameter 一般用作常量，而在 instance statement 中可以被修改。

vector & 算术运算

多个 bit 可以组成一个 vector，net、reg、parameter 都可以是 vector。

vector 的下标可以是左边（MSB）大（reg [7:0] byte1, byte2）也可以是右边（LSB）大（reg [1:16] bus），起止的下标都可以指定。左边的下标对应字面量中左边的 bit。byte1[7] 是 byte1 最左边的 bit，bus[16] 是 bus 最右边的 bit。bus[1:8] 和 bus[9:16] 是 bus 的左右两边。读取越界会读到 x，写入会忽略越界的部分。

{} 用来连接 vector，例如 {2'b10, 2'b01} 等于 4'b1001，{2{byte1}, 2{byte2}} 等于 {byte1, byte1, byte2, byte2}。

vector 可以按位进行位运算，在二元运算中短的会高位补零后进行运算。

二元位运算符也有一元的版本，表示将 vector 内所有 bit 运算在一起得到 1-bit 的结果，例如 &byte1 是 1'b1 表示 byte1 的所有 bit 都是 1。

vector 之间进行赋值时会截低位或高位补零。

vector 之间可以进行算术：+、-、*、/、%、**、<<、>>、<<<（算术左移）、>>>（算术右移）。

算术的高位和低位基于左右而与下标大小无关。

除法和取模在某些情况下可能不 synthesizable，除非除数是 2 的次幂。synthesizable 时也可能会生成除法器的电路而非常昂贵。

逻辑移位得到 unsigned，算术移位保持原来的 signed/unsigned，算术右移高位补符号位。二元算术中只要有一个是 unsigned 就会将另一个转成 unsigned 再计算。signal 可以声明为 signed：reg signed [15:0] a。

array

array 是相同类型的一列东西（一列 reg、integer、wire 等）。array 也可以指定下标范围，而与 vector 相反，声明 array 时框放在右边，例如 reg [7:0] byte1, mem1[0:255] 表示一个 8-bit reg 和一个由 256 个 8-bit reg 组成的 array。

array 可以嵌套为高维数组，而访问只能访问单个下标，不能像 vector 一样一下访问一个区间。总之除了能指定下标范围都和 C 的数组差不多。

逻辑运算

含 x / z 或者全 0 的 vector（或者 1'b0）是 false，不含 x / z 且含 1 的 vector（或者 1'b1）是 true。false 的值是 1'b0，true 的值是 1'b1。

逻辑运算符和比较运算符和 C 是一样的。比较时如果一侧是 unsigned 则会按 unsigned 比较。比较运算在电路中可能需要比较器（尤其是两侧都不是常量时），所以可能是昂贵的。

三目运算符 ?: 和 C 是一样的。

在 test bench 中，带 x / z 的值在比较时结果为 x（用在条件判断时即为 false），可以使用 === / !== 来逐位比较（x === x, z === z），但它们不能用在 synthesizable module 中。

compiler directives

`include 和 `define，和 C 是一样的。

model

structural model

可以使用 instance statement 来写 structural model，说白了就是将其他 module 实例化并连线。

built-in gate 有：

and、nand、or、nor、xor、xnor，接受任意个输入
buf、not，接受单个输入
bufif0、bufif1、notif0、notif1，三态门，接受一个 data input 和一个 enable input（data input 在前，enable input 在后），if 表示 enable 的 active level

使用 built-in gate 的例子：（built-in gate 的 port 没有名字，只能通过顺序指定，output 在前）

module inhibit (
    input  in,
    input  invin,
    output out
);
  wire notinvin;
  not U1 (notinvin, invin);
  and U2 (out, in, notinvin);
endmodule

module inhibit (
    input  in,
    input  invin,
    output out
);
  wire notinvin;
  not U1 (notinvin, invin);
  and U2 (out, in, notinvin);
endmodule

使用其他 module 的例子：（可以指定每个 port 的名字从而不依赖于顺序）

module silly_xor (
    input  in1,
    input in2,
    output out
);
  wire inh1, inh2, notinh2, notout;
  inhibit U1 (
      .out(inh1),
      .in(in1),
      .invin(in2)
  );
  inhibit U2 (
      .out(inh2),
      .in(in2),
      .invin(in1)
  );
  not U3 (notinh2, inh2);
  inhibit U4 (
      .out(notout),
      .in(notinh2),
      .invin(inh1)
  );
  not U5 (out, notout);
endmodule

module silly_xor (
    input  in1,
    input in2,
    output out
);
  wire inh1, inh2, notinh2, notout;
  inhibit U1 (
      .out(inh1),
      .in(in1),
      .invin(in2)
  );
  inhibit U2 (
      .out(inh2),
      .in(in2),
      .invin(in1)
  );
  not U3 (notinh2, inh2);
  inhibit U4 (
      .out(notout),
      .in(notinh2),
      .invin(inh1)
  );
  not U5 (out, notout);
endmodule

修改 parameter 的例子：

module maj #(
    WID = 1
) (
    output [WID-1:0] out,
    input  [WID-1:0] i0,
    input  [WID-1:0] i1,
    input  [WID-1:0] i2
);
  assign out = i0 & i1 | i0 & i2 | i1 & i2;
endmodule

module maj #(
    WID = 1
) (
    output [WID-1:0] out,
    input  [WID-1:0] i0,
    input  [WID-1:0] i1,
    input  [WID-1:0] i2
);
  assign out = i0 & i1 | i0 & i2 | i1 & i2;
endmodule

然后就可以 maj #(8) U1 (.out(W), .i0(X), .i1(Y), .i2(Z)) 或者 maj #(.WID(8)) U1 (.out(W), .i0(X), .i1(Y), .i2(Z)) 了。

不指定 parameter 时会使用其默认值，parameter 只能在 instance statement 也就是 structural model 中被修改，在其他类型的 model 中只能使用默认值。

可以使用 generate block，作用类似于 v-for、v-if，里面可以用 for（循环变量需要是 genvar）、if、case（被判断的要是 parameter），例如：

genvar i;
generate
  for (i = 0; i < N; i = i + 1) begin
    half_adder u0 (a[i], b[i], sum[i], cout[i]);
  end
endgenerate

genvar i;
generate
  for (i = 0; i < N; i = i + 1) begin
    half_adder u0 (a[i], b[i], sum[i], cout[i]);
  end
endgenerate

dataflow model

可以使用 continuous-assignment statement 来写 dataflow model，也就是 assign，例如：

module is_prime (
    input [3:0] N,
    output F
);
  assign F = N[3] ? (N[0] & (N[1] ^ N[2])) : (N[0] | (~N[2] & N[1]));
endmodule

module is_prime (
    input [3:0] N,
    output F
);
  assign F = N[3] ? (N[0] & (N[1] ^ N[2])) : (N[0] | (~N[2] & N[1]));
endmodule

behavioral model

`always` & `begin`-`end` block

always statement 用来执行一句 procedural statement，begin-end block 用来将若干 procedural statement 合成一句。begin-end block 里的语句是顺序执行的，而 always 是和 module 中的其他语句一起并行执行的。

在 SystemVerilog 中，推荐使用 always_comb、always_ff、always_latch 来代替 always，分别用于组合逻辑、ff 和 latch（但一般不会特意去写 latch）。always_comb 会检查条件判断语句没有漏情况，避免意外生成 latch。always_ff 需要加形如 always_ff @(posedge clk) 的 sensitivity list。

如果 begin-end 里有 local logic 则需要给 block 起名字（在 begin 的后面写上 : name）才能在 simulation 之类的地方看到可读的变量名。

module alarm_circuit (
    input panic,
    input enable,
    input exiting,
    input window,
    input door,
    input garage,
    output logic alarm
);
  always_comb begin : blk
    logic secure;
    secure = window & door & garage;
    alarm  = panic | (enable & ~exiting & ~secure);
  end
endmodule

module alarm_circuit (
    input panic,
    input enable,
    input exiting,
    input window,
    input door,
    input garage,
    output logic alarm
);
  always_comb begin : blk
    logic secure;
    secure = window & door & garage;
    alarm  = panic | (enable & ~exiting & ~secure);
  end
endmodule

赋值

procedural statement 中有两种赋值，blocking 的 = 和 non-blocking 的 <=。= 表示立即赋值，而 <= 会将赋值推迟至整个 always 的结尾（右侧表达式的计算是立刻进行的），从而在 always 剩下的部分中左侧变量的值依然是赋值前的。

赋值最好遵循下面的规则：

在组合逻辑中，只使用 =
在时序逻辑中，只使用 <=
不要在同一个 block 中混合使用两种赋值
不要在不同的 always 中对同一个变量赋值

`if`-`else` 语句

和 C 的语法是一样的，唯一的不同就是大括号变成 begin - end。

`case` 语句

module prime (
    input [3:0] n,
    output logic f
);
  always_comb
    case (n)
      4'd2, 4'd3, 4'd5, 4'd7, 4'd11, 4'd13: f = 1;
      default: f = 0;
    endcase
endmodule

module prime (
    input [3:0] n,
    output logic f
);
  always_comb
    case (n)
      4'd2, 4'd3, 4'd5, 4'd7, 4'd11, 4'd13: f = 1;
      default: f = 0;
    endcase
endmodule

虽然并非必须，但一般来说，选项应当是不重复且指定了宽度的字面量。

即使选项覆盖了所有可能，加上一个 default 可以在 simulation 中正确处理带 x 的值。

casez 是允许使用通配符 ? 的匹配，例如选项可以是 4'b10??。

循环语句

有很多种循环语句，但推荐使用的只有一种，就是 for (integer i = 0; i <= 7; i = i + 1)。

function 和 task

function 和 task 是一段可复用的 procedural statement，写起来和 module 差不多，需要定义在 module 内部（可以通过 `include 来在不同 module 中复用）。

function 有单个返回值（可以在函数名的前面给返回值设置类型，也可以省略，默认类型是 1-bit），但不能有 output / inout port，而是以 function 自身的名字作为返回值的名字，代码中需要对这个函数名进行赋值。function 中不能设置延时。

module sillier_xor (
    input in1,
    input in2,
    output logic out
);
  function inhibit(input in, input inv_in);
    inhibit = in & ~inv_in;
  endfunction

  always_comb begin
    logic inh1, inh2;
    inh1 = inhibit(in1, in2);
    inh2 = inhibit(in2, in1);
    out  = ~inhibit(~inh2, inh1);
  end
endmodule

module sillier_xor (
    input in1,
    input in2,
    output logic out
);
  function inhibit(input in, input inv_in);
    inhibit = in & ~inv_in;
  endfunction

  always_comb begin
    logic inh1, inh2;
    inh1 = inhibit(in1, in2);
    inh2 = inhibit(in2, in1);
    out  = ~inhibit(~inh2, inh1);
  end
endmodule

task 没有返回值，但可以有 output / inout port，（用于 simulation 时）可以设置延时。

module lock_sim;

  ...

  task clock();
    #500;
    clk = 1;
    #500;
    clk = 0;
  endtask

  ...

endmodule

module lock_sim;

  ...

  task clock();
    #500;
    clk = 1;
    #500;
    clk = 0;
  endtask

  ...

endmodule

有一些内置的 task 和 function，用于 simulation：

$write：和 printf 差不多。
$display：在 $write 的基础上多个换行。
$monitor：每次信号发生改变时都输出，后指定的 monitor 会覆盖之前的。
$monitoroff / $monitoron
$fflush：flush 输出。
$time：输出当前的 simulated time。
$random：返回一个随机数，接受种子作为参数，不指定种子的话初次运行的种子是固定的。
$stop：停止模拟，如果传参 (1) 则会显示当前的 simulated time 和代码位置。

timescale & 指定延迟

`timescale 1ns / 10ps 指定以 1ns 作为延时的单位，以 10ps 作为模拟的精度。

assign 时可以指定延迟：assign #5 a = b & c;

procedural model 中可以用 delay statement (#500;) 来暂停。

simulation (test bench)

语法上和 synthesizable module 没有区别（只不过有个 initial，就是只执行一遍的 always，一般不用于 synthesizable module）。写起来一般是一个没有输入输出、有一个被测试 module 的实例、有一个 initial block 的 module，看看例子就行。

懒得改 DDPP 上的代码了，直接复制一份数字逻辑实验的代码（

`timescale 1ns / 1ps

module lock_sim;
  logic clk = 0;
  logic rst = 0;
  logic mode = 1;
  logic [3:0] digit_input = 0;
  wire unlocked, incorrect, alert;

  lock #(
      .ADMIN_PASSWORD(16'ha73f)
  ) lock_inst (
      .clk(clk),
      .rst(rst),
      .mode(mode),
      .digit_input(digit_input),
      .unlocked(unlocked),
      .incorrect(incorrect),
      .alert(alert)
  );

  task clock();
    #500;
    clk = 1;
    #500;
    clk = 0;
  endtask

  task reset();
    rst = 1;
    #500;
    rst = 0;
    #500;
  endtask

  task input_password(input [15:0] password);
    reset();
    digit_input = password[15:12];
    clock();
    digit_input = password[11:8];
    clock();
    digit_input = password[7:4];
    clock();
    digit_input = password[3:0];
    clock();
  endtask

  initial begin
    input_password(16'ha73f);  // admin password
    input_password(16'h1234);  // incorrect

    mode = 0;
    input_password(16'h1234);  // set password

    mode = 1;
    input_password(16'h4321);  // incorrect
    input_password(16'h1234);  // correct
    input_password(16'ha73f);  // admin password

    // incorrect three times
    input_password(16'h4321);
    input_password(16'h4321);
    input_password(16'h4321);

    input_password(16'h1234);  // locked

    mode = 0;
    input_password(16'h4321);  // cannot set password

    mode = 1;
    input_password(16'h1234);  // locked
    input_password(16'h4321);  // incorrect
    input_password(16'ha73f);  // admin password
    input_password(16'h1234);  // correct
    input_password(16'h4321);  // incorrect
  end
endmodule

`timescale 1ns / 1ps

module lock_sim;
  logic clk = 0;
  logic rst = 0;
  logic mode = 1;
  logic [3:0] digit_input = 0;
  wire unlocked, incorrect, alert;

  lock #(
      .ADMIN_PASSWORD(16'ha73f)
  ) lock_inst (
      .clk(clk),
      .rst(rst),
      .mode(mode),
      .digit_input(digit_input),
      .unlocked(unlocked),
      .incorrect(incorrect),
      .alert(alert)
  );

  task clock();
    #500;
    clk = 1;
    #500;
    clk = 0;
  endtask

  task reset();
    rst = 1;
    #500;
    rst = 0;
    #500;
  endtask

  task input_password(input [15:0] password);
    reset();
    digit_input = password[15:12];
    clock();
    digit_input = password[11:8];
    clock();
    digit_input = password[7:4];
    clock();
    digit_input = password[3:0];
    clock();
  endtask

  initial begin
    input_password(16'ha73f);  // admin password
    input_password(16'h1234);  // incorrect

    mode = 0;
    input_password(16'h1234);  // set password

    mode = 1;
    input_password(16'h4321);  // incorrect
    input_password(16'h1234);  // correct
    input_password(16'ha73f);  // admin password

    // incorrect three times
    input_password(16'h4321);
    input_password(16'h4321);
    input_password(16'h4321);

    input_password(16'h1234);  // locked

    mode = 0;
    input_password(16'h4321);  // cannot set password

    mode = 1;
    input_password(16'h1234);  // locked
    input_password(16'h4321);  // incorrect
    input_password(16'ha73f);  // admin password
    input_password(16'h1234);  // correct
    input_password(16'h4321);  // incorrect
  end
endmodule

通过使用 $display，可以更直观地输出结果，从而不需要对着波形图看；或者自动检查结果是否正确，在出错时输出。

有时可以通过文件读写来更方便地编写测试数据、检查输出结果。

有关 synthesize 的一些注意事项

长串的 if、else if、else if……可能导致电路也有一长串，使用 case 可能会更优。
组合逻辑中的循环可能会创建同一套电路的多个副本，如果要用同一个电路，可能需要改写成时序逻辑。
根据具体使用的 tool，有些 language feature 是不能被 synthesize 的。
为了更好的 synthesize 结果而需要把代码写成什么样，需要依具体使用的 tool 而定。

DDPP 第四章学习笔记

Tue, 07 Feb 2023 07:58:32 GMT

DDPP5 第四章 “Digital Design Practices” 的学习笔记。

本章的主要内容为数字设计的文档规范、初步认识 circuit timing、基于 HDL 的数字设计所使用的工具与设计流程。

Documentation Standards

一个 document package 通常至少包含以下内容：

specification (spec): 准确地描述系统的所有输入和输出以及功能。
block diagram: 大致描述系统的主要模块之间的连接。
logic-device description: 分别描述每个 “custom” logic device 的功能，这里 “custom” 是与现成的、由其他制造商生产的相对，例如 ASIC、FPGA、CPLD 等都是 custom 的。
schematic diagram: 对每个模块的细节描述，比 logic diagram 更加细致，在 board-level design 中是包括 IC type、reference designator、signal name、pin number 等细节信息的电路图，在 FPGA、CPLD 中则由 HDL model 来充当这一角色。
timing diagram: 展示各个信号随时间的变化情况。
circuit description: 解释电路的工作原理以及注意事项。
test plan: 如何对系统进行测试。

感觉大致上来说，与软件进行类比的话，logic-device description 像是组件的 API 文档，circuit description 像是代码内的注释，block diagram 像是整个程序的结构图，schematic 则是“代码”。总之，这个 document package 和软件的文档不一样，还包含 schematic 这种具体实现。

Block Diagrams

大概就是 DDPP5 Fig.4-1 这种感觉：

整个系统被划分为若干 component，block diagram 展示它们之间最主要的一些连线而略去细节。

在 block diagram 中，信号的流动可以是任意方向的，不需要都沿一个方向。

Gate Symbols

根据 generalized DeMorgan’s theorem，AND、OR、NAND、NOR、NOT (inverter)、BUFFER (non-inverting buffer) 各自都有两种不同的画法，如 DDPP5 Fig.4-4 所示：

Signal Names and Active Levels

为了兼容更多的 HDL 和 EDA，signal name 最好不要有特殊字符，而是只使用字母、数字、下划线，以字母开头。

signal name 往往代表某种状态或某种操作，但并不总是在位于 HIGH 时表示相应的意思。每个 signal name 会有一个 active level，active-high 意味着这个 signal 位于 HIGH 时（在 positive-logic 中即为 1 时）表示这某种状态或某种操作，active-low 则与之相反。一个 signal 位于其 active level 时，我们说它 is asserted，反之则说它 is negated (deasserted)。

signal name 会以某种 naming convention 来表示其 active level，DDPP5 采用的 convention 是 active-high 保持不变，而 active-low 加上 _L 后缀。例如，READY 为 1 / READY_L 为 0 表示 ready，READY 为 0 / READY_L 为 1 表示没有 ready。

一般来说 active-high 理解起来相对容易，但由于性能、兼容性等原因也经常会需要 active-low。

Active Levels for Pins

gate 或其他 logic element 的 pin 上有 inversion bubble 时，除了理解成不同的逻辑函数，也可以理解成 active-low 的输入/输出。

例如，AND、NAND、NOR、OR 可以表示四种不同 active level 的 AND：（DDPP5 Fig.4-6）

因为 inverting gate 往往性能更好，可以将 noninverting gate 替换为 inverting gate，而理解成输入输出的 active level 相反的 noninverting gate。

Bubble-to-Bubble Logic Design

在画电路图时，尽量将 active-low 的信号连接到 inversion bubble 上，在理解电路时就可以少一些 logical negation（本质上是因为 active-low 信号的两侧都有 inversion bubble，从而能够消去），使电路更好理解。

Constant Logic Signals

电路设计中偶尔会用到 constant 0 （ground）和 constant 1 （power-supply voltage），在电路图中它们的记号如下图所示：（DDPP5 Fig.4-9 (b))

Drawing Layout

logic diagram 和 schematic 一般要从左到右画，所有输入都在最左侧，所有输出都在最右侧。

在线路发生交叉时，有两种区分重叠和连接的方法：

连接处打点，重叠不打点
连接都形如 ⟂ / ⊤，重叠则形如 +

由于 schematic 需要很多细节，一张图可能画不下，有两种处理方式：

分为多张并列的图，标注出跨越两张图的连线。
将图组织为树状（与 Web 前端的 component 类似），树根与 block diagram 类似。图中的 component 可以是另一张 schematic，也可以是 standard logic device 或者 HDL model。

Buses

为了方便画图，多个并列的信号可以画成一个 bus。

bus 的名字一般形如 ADDR[15:0]，表示 ADDR15、ADDR14、……、ADDR1、ADDR0。

在图上 bus 用一条较粗的线表示，从这条粗线上连出一条细线表示从中 “pull” 出单独一个信号。

Additional Schematic Information

在 board-level design 中，一个 schematic 在电路图的基础上还需要标明 IC type、reference designator、pin number 等信息，用来精确地描述电路。

其中，IC type 描述了 IC 的功能，reference designator 用来在一类 IC 中指定特定的一个实例，pin number 用来指定从哪连到哪。

全都标上长这样：（DDPP5 Fig.4-18）

Circuit Timing

在时序电路中，电路由一个 clock 控制，而 clock 的频率会根据完成一步操作在最坏情况下的用时来制订，所以计算、优化电路的 timing 对电路的性能和正确性都非常重要。

Timing Diagrams

timing diagram 用来展示电路里各个信号随时间变化的情况，如 DDPP5 Fig.4-19 (b)(c) 所示：

信号的转变不是瞬间发生的，从一个状态到另一个状态的用时称作 transition time，从 LOW 到 HIGH 的用时叫做 rise time，从 HIGH 到 LOW 的用时叫做 fall time。

在图 (b) 中，不同的箭头用来表示 transition 之间的 causality （因果关系）。

有因果关系的 transition 并不是立刻一个接着一个发生，而是会有 delay，不同的信号、路径会有不同的 delay。delay 一般是指两个 transition 各自中点的距离。

很多因素都会对 delay 造成影响，所以 delay 一般不是单个数字，而是一个区间。图 (c) 中标明了 minimum delay 和 maximum delay。

有时候 timing diagram 不需要区分 rise 和 fall，例如用来存储数据的信号，就可以如 DDPP5 Fig.4-20 (a) 这样画：

可以将一个 bus 画在一起，也可以用数字标注 bus 的取值，如 DDPP5 Fig.4-20 (b) 所示：

Propagation Delay

propagation delay 指的是电路的某个输入发生改变后沿着某个路径产生某个输出的 delay，一般记作 $t_{\mathrm{pX}}$ ，其中 $\mathrm{X}$ 用来标识这个路径。

影响 propagation delay 的因素有很多，例如：

Power-supply voltage: 包括标定的电压，以及小的电压波动
Temperature: 包括环境温度和电路工作产生的热量
Output loading: 电路的输出可能与后续电路的很多个输入相连，连接到的输入越多，将信号传递过去就用时越长
Input rise and fall times: 如果输入的 transition 慢，也会计入 propagation delay
Transition direction: 有时 rise 和 fall 的用时会不同
Speed-of-light delays: 如果电路的物理尺寸大，或者电路速度非常快，光速的限制就不能忽略
Noise and crosstalk: 环境中的各种干扰，以及相邻线路之间的干扰
Manufacturing tolerances: 元件被制造出来的时候可能有细微的差异

一般来说，计算 propagation delay 可以不考虑这么多因素，而只需根据生产商提供的元件的 “maximum” “typical” “minimum” propagation delay 来进行计算。

如果电路有多个输入输出，就会有很多条路径需要计算 delay。

Timing Specifications

生产商一般会提供元件在某种条件下每个路径、每种 transition 方向的 propagation delay 的范围，一般会提供 maximum delay 和 minimum delay，也可能提供一个 “typical” delay。

一般情况下，maximum delay 是最重要的，minimum delay 只在少数情况下需要考虑，而依赖于 typical delay 是不靠谱的。

Timing Analysis Tools

在复杂的电路中，往往需要借助 EDA tool 来计算 timing。比起手动计算，EDA 可能会利用元件附带的比 min/max delay 更加详细的信息来更加精确地计算 delay。可以使用模拟器，手动设计输入，来计算 delay。也可以使用 timing analysis program，来自动计算出所有可能的 delay。

在设计的不同阶段可能会对 timing 进行多次估计和计算，在设计基本完成时如果发现 propagation delay 不符合设计要求，可能需要进行调整，例如针对 critical path 进行线路优化，将 critical path 上的元件尽量放在相邻的位置，将 high-fanout 的信号复制几分来减轻 output load……这样对 timing 进行调整的过程可能会反复进行很多遍，被称作 timing closure。

HDL-Based Digital Design

EDA Tool Suites for HDLs

text editor

包含代码高亮等功能的 HDL source file 编辑器。

compiler

检查代码中的语法错误，将 HDL 编译为 RTL （register-transfer language）。

synthesizer (synthesis tool)

将 RTL design synthesis 到某个具体的 hardware technology 上，通常分为若干步骤：

mapping: 将 RTL design 对应到具体的 hardware element
placement: 在 FPGA / CPLD 设计中，为每个 element 选择具体的 programmable resource instance；在 ASIC 设计中，为各种 basic building block 安排位置
routing: 在 FPGA / ASIC 设计中，在 element 之间连线（CPLD 中连线是固定的，要根据连线选择 programmable resource）

simulator

对给定的 HDL model 和随时间变化的输入，计算出随时间变化的输出。输入可以是手动编辑的，由 test bench 生成的，或者通过 waveform editor 编辑的。输出可以是波形图或者列表，还可能包含警告。

template generator

生成常用的代码模板。

schematic viewer

由 HDL model （RTL）或 synthesized result 生成 schematic diagram，synthesis 前后的 schematic diagram 可能会有很大的不同，但功能是一致的。

chip viewer

查看 synthesized result 中的物理布局和连线。

constraints editor

给 synthesizer 调参，例如设置 timing 要求，调整优化目标。

timing analyzer

计算某些或全部路径的 delay。

back annotator

将 timing analyzer 的计算结果插入到 HDL model 中，以在 simulation 中展现出 timing。

HDL-Based Design Flow

specification / hierarchy / block diagram
coding
compilation
simulation / functional verification / pre-fitting timing verification
mapping
fitting / place & route
post-fitting timing verification

其中，前四步被称作 front-end steps，后三步被称作 back-end steps。

设计过程一般不会是一步一步顺着来的，而是会不断反复。为了少折腾，第一步中总体设计的合理性，以及第四步中进入 back-end steps 前的测试，都非常重要。由于精确的 timing 计算依赖于具体的 fitting，在第七步发现 timing 不符合要求而推倒重来也是很有可能的。

DDPP 第三章学习笔记

Sun, 29 Jan 2023 07:52:32 GMT

DDPP5 第三章 “Switching Algebra and Combinational Logic” 的学习笔记。

本章的主要内容为逻辑代数、逻辑代数在电路中的使用及化简、timing hazard。

Switching Algebra

这一节基本上就是离散数学 (1) 开头两章的内容，术语和记号有很多不同，~~幸好忘的差不多了，不然都要搞混了~~。

记号

AND： $X\ \cdot\ Y$
OR： $X + Y$
NOT： $X'$
AND 的优先级高于 OR

（yysy 我还是更喜欢 $\lor, \land$ ， $\cdot$ 也还行， $+$ 真的有点难以接受。）（~~它们明明是对偶的怎么搞得像个环一样。~~）（主要还是下面这些定理用加号看起来真的好怪。）（异或不是还号称二进制加法吗。）

公理

\begin{array}{rl} \text{(A1)} & X \ne 1 \implies X = 0 \\ \text{(A1D)} & X \ne 0 \implies X = 1 \\\\ \text{(A2)} & X = 0 \implies X' = 1 \\ \text{(A2D)} & X = 1 \implies X' = 0 \\\\ \text{(A3)} & 0 \ \cdot\ 0 = 0 \\ \text{(A3D)} & 1 + 1 = 1 \\\\ \text{(A4)} & 1 \ \cdot\ 1 = 1 \\ \text{(A4D)} & 0 + 0 = 0 \\\\ \text{(A5)} & 0 \ \cdot\ 1 = 1 \ \cdot\ 0 = 0 \\ \text{(A5D)} & 1 + 0 = 0 + 1 = 1 \end{array}

定理

中文名来自《数理逻辑与集合论（第二版）》2.2 节“等值公式”。

\begin{array}{ll} \begin{array}{rl} \enspace\text{(T1)} & X + 0 = X \\ \enspace\text{(T1D)} & X \ \cdot\ 1 = X \end{array} & \text{Identities（同一律）} \\\\ \begin{array}{rl} \enspace\text{(T2)} & X + 1 = 1 \\ \enspace\text{(T2D)} & X \ \cdot\ 0 = 0 \end{array} & \text{Null elements（零律）} \\\\ \begin{array}{rl} \enspace\text{(T3)} & X + X = X \\ \enspace\text{(T3D)} & X \ \cdot\ X = X \end{array} & \text{Idempotency（幂等律）} \\\\ \begin{array}{rl} \quad\ \text{(T4)} & (X')' = X \end{array} & \text{Involution（双重否定律）} \\\\ \begin{array}{rl} \enspace\text{(T5)} & X + X' = 1 \\ \enspace\text{(T5D)} & X \ \cdot\ X' = 0 \end{array} & \text{Complements（补余律）} \\\\ \begin{array}{rl} \enspace\text{(T6)} & X + Y = Y + X \\ \enspace\text{(T6D)} & X \ \cdot\ Y = Y \ \cdot\ X \end{array} & \text{Commutativity（交换律）} \\\\ \begin{array}{rl} \enspace\text{(T7)} & (X + Y) + Z = X + (Y + Z) \\ \enspace\text{(T7D)} & (X \ \cdot\ Y) \ \cdot\ Z = X \ \cdot\ (Y \ \cdot\ Z) \end{array} & \text{Associativity（结合律）} \\\\ \begin{array}{rl} \enspace\text{(T8)} & X \ \cdot\ (Y + Z) = \,\: X \ \cdot\ Y \,\: + \,\: X \ \cdot\ Z \,\: \\ \enspace\text{(T8D)} & X + \,\: Y \ \cdot\ Z \,\: = (X + Y) \ \cdot\ (X + Z) \end{array} & \text{Distributivity（分配律）} \\\\ \begin{array}{rl} \enspace\text{(T9)} & X + \,\: X \ \cdot\ Y \,\: = X \\ \enspace\text{(T9D)} & X \ \cdot\ (X + Y) = X \end{array} & \text{Covering（吸收律）} \\\\ \begin{array}{rl} \text{(T10)} & \,\: X \ \cdot\ Y \,\: + \,\: X \ \cdot\ Y' \,\: = X \\ \text{(T10D)} & (X + Y) \ \cdot\ (X + Y') = X \end{array} & \text{Combining} \\\\ \begin{array}{rl} \text{(T11)} & \begin{aligned} & X \cdot Y + X' \cdot Z + Y \cdot Z \\[-0.2em] =\ & X \cdot Y + X' \cdot Z \end{aligned} \\ \text{(T11D)} & \begin{aligned} & (X + Y) \cdot (X' + Z) \cdot (Y + Z) \\[-0.2em] =\ & (X + Y) \cdot (X' + Z) \end{aligned} \end{array} & \text{Consensus} \\\\ \begin{array}{rl} \text{(T12)} & X + X + \cdots + X = X \\ \text{(T12D)} & X \ \cdot\ X \ \cdot\ \cdots\ \cdot\ X = X \end{array} & \text{Generalized idempotency} \\\\ \begin{array}{rl} \text{(T13)} & \begin{aligned} & (X \ \ \cdot\ X \ \ \cdot\ \cdots\ \cdot\ X)' \\[-0.2em] = & \,\: X' + X' + \cdots + X' \end{aligned} \\ \text{(T13D)} & \begin{aligned} & (X + X + \cdots + X)' \\[-0.2em] = & \,\: X' \cdot\ X' \cdot\ \cdots \ \cdot\ X' \end{aligned} \end{array} & \begin{array}{c} \text{DeMorgan’s theorem} \\ \text{（摩根律）} \end{array} \\\\ \begin{array}{rl} \enspace\ \text{(T14)} & \begin{aligned} & [F(X_1, X_2, \ldots, X_n, +, \ \cdot\ )]' \\[-0.2em] =&\ F(X_1', X_2', \ldots, X_n', \ \cdot\ , +) \end{aligned} \end{array} & \begin{array}{c} \text{Generalized} \\ \text{DeMorgan’s theorem} \end{array} \end{array}

\begin{array}{rl} & \text{Shannon’s expansion theorems} \\[0.3em] \text{(T15)} & F(X_1, X_2, \ldots, X_n) = \ X_1 \ \cdot\ F(1, X_2, \ldots, X_n) + X_1' \ \cdot\ F(0, X_2, \ldots, X_n) \\ \text{(T15D)} & F(X_1, X_2, \ldots, X_n) = [X_1 + F(1, X_2, \ldots, X_n)] \cdot [X_1' + F(0, X_2, \ldots, X_n)] \end{array}

（~~草，对齐好累，我为什么要浪费这个时间。~~）

Duality

将一个等式中所有的 $0$ 换成 $1$ 、 $1$ 换成 $0$ 、 $+$ 换成 $\cdot$ 、 $\cdot$ 换成 $+$ ，等式依然成立。

上面的定理中带 “D” 的都是上一条的对偶。

Standard Representations of Logic Functions

这里需要翻出来我离散 (1) 写的真值表生成器（其实可以去加上 $+$ 和 $\cdot$ 作为 alias，但如果要加 $'$ 的话会很麻烦所以干脆不加了吧（

logic function 有若干精确的标准表示方法：

真值表
canonical sum: 主析取范式，极小项 (minterm) 的和
使用 $\sum$ 表示的 minterm list
canonical product: 主合取范式，极大项 (maxterm) 的和
使用 $\prod$ 表示的 maxterm list
Verilog case 语句

这里用 $\prod$ 表示 maxterm list 的下标比离散 (1) 讲的舒服多了：minterm 的 index 就是哪组变量取值下表达式值为 1，maxterm 的 index 就是哪组变量取值下表达式为 0，所以两种范式的下标刚好是补集。例如，有 $X, Y, Z$ 三个变量， $X' \cdot Y \cdot Z'$ 的下标是 $2$ ， $X' + Y + Z'$ 的下标是 $5$ ； $\sum_{X,Y,Z}(1,2,6) = X' \cdot Y' \cdot Z + X' \cdot Y \cdot Z' + X \cdot Y \cdot Z' = \prod_{X,Y,Z}(0,3,4,5,7)$ 。

Verilog 的 case 语句大概是这个样子：（虽然还完全没学 Verilog，但我感觉 Shiki 自带的 system-verilog 高亮看起来就比 verilog 正确许多，以后可能也用 system-verilog 的高亮了）

case ({X,Y,Z})
  1,2,6:    F = 1;
  default:  F = 0;
endcase

case ({X,Y,Z})
  1,2,6:    F = 1;
  default:  F = 0;
endcase

Combinational-Circuit Analysis

这一节就是说给你一个电路图怎么搞出它的 logic function。其实没啥好说的，就（按拓扑序）一个一个 gate 递推就行，可以用真值表也可以用逻辑表达式。

有一个小 trick：DeMorgan’s theorem 在电路图中表现为，将 inversion bubble 换到另一侧（输入 / 输出），并且改变 gate 的类型（AND / OR），这样的话，如果两个 inversion bubble 在一条 wire 上就可以消掉。

Combinational-Circuit Synthesis

在 digital design 中，“Synthesis” 有若干种含义（例如从 HDL 到 FPGA），而在这一节只是指从 formal description 到 gate-level circuit。

Circuit Descriptions and Designs

自然语言描述 → 逻辑表达式 / 真值表（canonical sum / product） → 电路

很多时候写出逻辑表达式会比列出真值表简单一些，但在面对较为复杂的逻辑关系时，列出真值表可以强制设计师考虑到每种情况，从而避免漏掉 corner case。

一个输出是某个逻辑表达式的电路被称作 realize 了这个表达式，是这个表达式的 realization 或者 implementation。

Circuit Manipulations

在多数电路技术（包括 CMOS）中，NAND / NOR 比 AND / OR 效率更高，所以一般会修改电路来尽量使用 inverting gate 而非 noninverting gate：

在 wire 上移动 inversion bubble（从上一个输出移到下一个输入）
在 wire 的两侧同时加上 inversion bubble（或者 NOT gate）
消除同一根 wire 上的两个 inversion bubble
将 inversion bubble 换到另一侧（输入 / 输出），并且改变 gate 的类型（AND / OR）

Combinational-Circuit Minimization

一般情况下，逻辑表达式的化简主要用的是定理 T10（Combining），就是在 sum of products 中找到仅有一项相反的两个 product 将它们合并，最终得到的也是一个 sum of products，实现为 2-level（first-level 计算 product，second-level 计算 sum）的电路。

product of sums 电路是对偶的，就不重复了，下文也是一样。

Karnaugh Maps

如 DDPP5 Figure 3-23 所示：

在 Karnaugh map 中，每一个表示一个 minterm，相邻（包括跨过边界到另一侧的相邻）的格子仅有一位相反，所以边长为 1 / 2 / 4 的矩形可以合并。

选出若干矩形，恰好覆盖所有输出为 1 的格子，就可以化简逻辑表达式。

如果一个矩形覆盖的全是 1，并且是极大的（在其对应的 product 中减少任何一个输入都会使其覆盖到 0），就称作一个 prime implicant。最简的逻辑表达式是若干 prime implicant 的 sum。

有的函数的 Karnaugh map 非常分散（例如 parity function），没有连成一块的 1，就需要多级而非 2-level 的电路来进行化简。

在 FPGA 中，输入数量较少的电路都是通过 lookup table (LUT) 而非 gate-level circuit 来实现，只需真值表就可以。但复杂的电路需要由多个 LUT 组合起来，此时逻辑表达式的化简依然有用。

Timing Hazards

真实的电路中会有 delay，而上面研究的都是 combinational logic circuit 的 steady-state behavior，没有考虑到 transient behavior。

因为 delay 的存在，可能会发生这样的情况：输入发生了改变，稳态下的输出不变，但在一瞬间内输出发生了变化（产生了一个 short pulse）。这样的 pulse 被称作 glitch。

如果一个电路有产生 glitch 的可能性，则称这个电路存在 hazard。实际物理电路的 delay 大小等因素难以控制，所以这里只是考虑产生 glitch 的可能性，而非实际是否有 glitch 产生（有点类似于并发编程中要保证所有可能的执行顺序下都不出错）。

Static Hazards

static-1 hazard：稳态输出是 1，改变某一个输入后稳态输出还是 1，但这一个输入改变时可能会短暂地输出 0。static-0 hazard 是类似的。

书上给了个例子，但这个其实很好理解，就是电路的一个输入作为多个 gate 的输入，而这些 gate 的输出变化得有快有慢。

Finding Static Hazards Using Maps

正常的 sum of products 电路中不会有 static-0 hazard，可能有 static-1 hazard。

可以用 Karnaugh map 来找到 hazard：如果两个相邻的 1 没有被同一个 gate 覆盖，从其中一个变为另一个时就可能产生 glitch。（因为极端情况下可能所有覆盖原来那一格的 gate 先全部变为 0，覆盖后来那一格的 gate 才变为 1。）

消除 hazard 就是用冗余的 gate 来覆盖这样的相邻的 1，类似于定理 T11（Consensus）。

Dynamic Hazards

如果变化一个输入时可能产生不止一次 glitch，就称作 dynamic hazard。

一个正常的 2-level sum of products / product of sums 电路中不会有 dynamic hazard。

Designing Hazard-Free Circuits

在多数电路中（尤其是 synchronous digital system 中），hazard 不会造成什么影响。但在某些电路（asynchronous sequential circuits）中，需要避免 hazard 的存在。

在一般的电路中消除 hazard 是复杂的，而在 sum of products 中，可以用 Karnaugh map 或者取遍所有 prime implicant（称作 complete sum）来消除 hazard。

DDPP 第二章学习笔记

Tue, 24 Jan 2023 14:37:12 GMT

DDPP5 第二章 “Number Systems and Codes” 的学习笔记。

本章的主要内容为一些常用的编码以及纠错码的原理。

开头整数编码的内容很多是 CS:APP 第二章讲过的，也有一些新内容，但基本上都是标星的可选内容，我看是看了但懒得写笔记了（

一套编码被称作一个 code，一个 code 中的单个合法编码（二进制串）被称作一个 code word。

Gray Code

Gray code 的性质：相邻两个数的 code word 只有一位不同，且 $2^n-1$ 的 code word 中只有一个 1（也就是说 $n$ -bit Gray code 的首尾也只有一位不同）。

DDPP 学习笔记系列序

Sun, 15 Jan 2023 11:49:22 GMT

Digital Design Principles and Practices 5th edition 的学习笔记。

下学期要选数电或数设，听说数电是纯考试，数设是考试 + 大作业，又听说数设助教全是 tuna 群友，就选了数设，还好没掉课（

虽然不知道讲课内容和 DDPP 有多少是正交的，但看一看 ~~除了没时间学缓考的课有挂科风险~~ 也没啥坏处。

上学期在上课期间学 CS:APP 还是挺痛苦的，希望这次寒假能多学一点。本来想寒假补完一下 CS:APP，但大概是没时间了。先学 DDPP 可能对 CS:APP 的第四章也会有些帮助 (?)。

看了下 preface 和 chapter 1 开头，感觉这个作者说话挺有意思的，joke 含量很高。下面这句摘自 chapter 1 开头，两词三义，~~爱姐秀酱狂喜~~，~~又多了一个不读中文翻译的理由~~，~~让技术书籍的翻译也来体验一下虹咲烤肉 man 的痛苦吧~~。

Or perhaps you’re an electrical engineering student who already knows something about analog electronics and circuit design, but you wouldn’t know a bit if it bit you.

P.S. 为什么不是 “DD:PP” 呢 🤔 ~~是不是作者学 CS:APP 的时候觉得冒号打起来太麻烦了，就想着一定要为自己的读者省去这个麻烦~~。

UPD: 终于读完第一章了。drill problem 第一题是，“Give three different definitions for the word ‘bit’ as used in this chapter”（

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DDPP 第五章学习笔记

neovim 配置

Lua

Shell

基础语法

module

SystemVerilog

signal (net & variable)

数字字面量 & parameter

vector & 算术运算

array

逻辑运算

compiler directives

model

structural model

SystemVerilog

SystemVerilog

SystemVerilog

SystemVerilog

dataflow model

SystemVerilog

behavioral model

always & begin-end block

SystemVerilog

赋值

if-else 语句

case 语句

SystemVerilog

循环语句

function 和 task

SystemVerilog

SystemVerilog

timescale & 指定延迟

simulation (test bench)

SystemVerilog

有关 synthesize 的一些注意事项

DDPP 第四章学习笔记

Documentation Standards

Block Diagrams

Gate Symbols

Signal Names and Active Levels

Active Levels for Pins

Bubble-to-Bubble Logic Design

Constant Logic Signals

Drawing Layout

Buses

Additional Schematic Information

Circuit Timing

Timing Diagrams

Propagation Delay

Timing Specifications

Timing Analysis Tools

HDL-Based Digital Design

EDA Tool Suites for HDLs

HDL-Based Design Flow

DDPP 第三章学习笔记

Switching Algebra

记号

公理

定理

Duality

Standard Representations of Logic Functions

SystemVerilog

Combinational-Circuit Analysis

Combinational-Circuit Synthesis

Circuit Descriptions and Designs

Circuit Manipulations

Combinational-Circuit Minimization

Karnaugh Maps

Timing Hazards

Static Hazards

Finding Static Hazards Using Maps

Dynamic Hazards

Designing Hazard-Free Circuits

DDPP 第二章学习笔记

Gray Code

DDPP 学习笔记系列 序

`always` & `begin`-`end` block

`if`-`else` 语句

`case` 语句

DDPP 学习笔记系列序